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Logos Embedded System Design Automation Lab
嵌入式系統輔助設計實驗室
系統層級(System-level)或稱Electronic system level (ESL)的概念在嵌入式設計(Embedded System Design)已經越來越被重視。傳統上設計方法中，都是先把每個元件(component)獨立設計完之後，再一起整合成一個完整的系統。但是隨著系統架構越來越複雜(如多核心架構)，需求也越來越多(如高效能、低耗電量…等)，很多問題只有在最後整合階段才能發現。一旦錯誤發生，就必須整個重新來過。其間所耗費的時間、人力、金錢是相當驚人的。為了解決這樣的問題，我們希望有辦法能在還沒正式下去實作之前，就能先預估系統的整體行為，以減少錯誤設計的發生。為此，系統層級設計的觀念被提出，而這也是本實驗室的研究重心。目前我們細分成三大研究方向:虛擬平台(Virtual Platform)、自動化設計(Design Automation)跟驗證除錯(Verification & Debugging)。
1. 虛擬平台 Virtual Platform
為使用者建立一個虛擬的模擬平台，讓使用者可以在還沒有真正平台前，就可進行關鍵部分的設計跟評估。其中包括了多核心模擬(Multi-core Simulation)、軟體硬體同步模擬(HW/SW Co-simulation)、耗電量模擬(Power Simulation)都是我們的研究範圍。
2. 自動化設計 Design Automation
當設計複雜度越來越高，就需要更多的自動化設計工具來幫助使用者提高生產力。為此，我們已經研究了如何自動生成Bus模型、Memory模型與Software模型等問題。
3. 驗證除錯 Verification & Debugging
當架構越來越複雜，設計不出錯的可能性微乎其微。既然無法避免犯錯，如何有效地找出錯誤所在就變得相當關鍵。傳統用人力測試的方法不僅效率低落，亦有當多的可能性無法被涵蓋到。因此勢必需要一套自動化的驗證除錯方法。我們目前試著利用模型驗證(Model Checking)搭配模擬(Simulation)的相關技術來解決此問題。
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